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      數字全流程方案應對先進工藝設計“攔路虎”

      2022-09-29 07:57:16 來源:EETOP

      半導體行業正在經歷一場復興,人工智能、5G、自動駕駛、超大規模計算和工業物聯網等市場的強勁增長,需要芯片具備更強的算力、更多的功能、更快的數據傳輸速度,且更加智能,這一趨勢永無止境。但面對當前動輒數百億顆晶體管的芯片規模,設計芯片面臨的挑戰正變得更加巨大且不可預測。其中,又以電源完整性Power Integrity, PI和信號完整性Signal Integrity, SI最具代表性。

       

      日前,專注于人工智能領域云端算力的燧原科技(Enflame)就宣布采納Cadence Tempus電源完整性解決方案,用于開發面向數據中心的先進節點人工智能AI芯片。公開數據顯示,Tempus電源完整性解決方案助力燧原科技在不影響簽核質量的前提下降低IR壓降的設計裕度,對比傳統基于矢量的IR感知靜態時序分析(STA),敏感器件傳播路徑分析覆蓋率提高40%。

       

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      Tempus(圖片:Cadence

       

      IR壓降引發的雪崩效應

       

      先進節點環境下,IR壓降對時序分析有很大影響。燧原科技芯片高級總監柴菁表示,為了確保AI芯片設計達到最高的可靠性,設計人員不但需要精確的進行IR壓降分析,還需要設計工具能夠自動檢測并修復IR壓降問題,實現更快的開發時間和PPA獲益,避免流片前的失效。

       

      IR壓降分析是一項關鍵的簽核技術,這是毋庸置疑的。但有意思的是,在傳統的設計流程或是成熟工藝里,供電完整性問題其實并沒有得到如此之高的重視。通常情況下,設計人員會在整個設計流程的收尾階段進行供電完整性驗證,如果出現了較大的IR壓降問題再著手進行修復。

       

      但在先進節點和日趨復雜的芯片架構環境下,一方面,如果布線的供電電壓出現明顯降低,將導致與之相連的邏輯單元性能下降,并由此引發“雪崩效應”,導致整個模塊性能下降。另一方面,由于熱密度在逐漸變大,導致局部IR壓降的不確定性也在變大,如果仍然在流程末尾才進行供電完整性分析,出現芯片設計無法修復的現象將成為大概率事件。

       

      除此之外,面對一些針對高性能項目,設計師還要關注局部關鍵路徑的時序狀況,這和傳統時序分析中的全局時序分析又有所不同。因為即便將整體供電電壓降低10%(相比之下,IR壓降通常以5%為臨界點),也很難尋找出那些因IR壓降問題而讓時序變得敏感的路徑,而這些恰恰是影響一顆高性能芯片能否達到設計目標的關鍵所在。

       

      如果再具體到數字設計和簽核工具上,以Cadence為例,針對信號完整性問題,Cadence推出了Tempus時序分析工具;針對供電完整性問題,Voltus功耗分析工具可以勝任。在先進工藝設計中,兩個分析工具之間的反復切換看似沒有什么問題,但實際上,由于兩者是分別進行計算和修復,常常會導致出現“按下葫蘆起了瓢”的現象,很難同時兼顧時序和供電問題,導致反復修改,浪費時間。

       

      雙引擎找到電壓降的最優路徑

       

      于是,在201911月,Cadence發布了Tempus電源完整性解決方案,這是業界率先推出的靜態時序/信號完整性和電源完整性分析工具,幫助工程師在7nm及更小節點創建可靠設計。

       

      Tempus電源完整性解決方案集成了業界廣泛使用的Cadence Tempus時序簽核解決方案與Voltus IC電源完整性解決方案,為簽核流程提供了實時電壓降協同仿真。使用這款工具,用戶可以在不犧牲簽核質量的前提下大幅降低IR壓降設計余量,優化功耗和面積,減少工程量并加快設計收斂。早期使用案例表明,Tempus電源完整性解決方案可以正確識別IR壓降錯誤,在流片前預防出現硅片故障,并將硅片最大頻率提高10%。

       

      該工具的其他主要優勢還包括:

       

      降低IR壓降設計余量,優化功耗和面積;

      用專有的無激勵算法識別電壓敏感路徑:將靈敏度分析與通過機器學習(ML)技術開發的專有算法相結合,有效識別最有可能受到IR壓降影響的關鍵路徑。Tempus電源完整性解決方案可以高效提高IR壓降分析覆蓋范圍,無需額外且耗時的外部激勵輸入;

      智能激勵生成和IR壓降時序影響的直接計算減少了對更大安全余量的需求,從而優化功耗和面積;

      全面的簽核覆蓋:自動創建激勵以實現完全覆蓋,同時搜索電壓敏感路徑上的潛在故障,從而提高簽核IR壓降分析的可靠性;

      查找并修復潛在的IR壓降故障:電壓敏感高風險故障場景的預知性能夠幫助設計人員在設計早期發現潛在問題并自動修復。

       

      在隨后的20203月,Cadence又發布已經過數百次先進工藝節點成功流片驗證的新版Cadence數字全流程,支持機器學習(ML)功能的統一布局布線和物理優化引擎等多項業界首創技術,吞吐量最高提升3倍,PPA最高提升20%。細化到優化簽核收斂方面,數字全流程采用統一的設計實現,時序簽核及電壓降簽核引擎,通過所有物理,時序和可靠性目標設計的同時收斂來增強簽核性能,幫助用戶降低設計裕度,減少迭代。

       

      而為了更好的推進RTL-to-GDS全流程自動優化,提高整個設計團隊的工作效率,尤其是解決初學者在設計工作中遇到的巨大挑戰。20217月,Cadence在自身廣泛數字解決方案中增加了首款基于機器學習的設計工具Cerebrus,與Genus Synthesis Solution綜合解決方案、Innovus Implementation System設計實現系統、Tempus Timing Signoff Solution時序簽核解決方案中的數十步流程實現無縫對接,實現了更快的流程優化。

       

      結語

       

      選擇7nm及以下的先進設計,都是為了最求更高的頻率、更低的功耗或更小的面積。為了在不超出功耗限制或妥協電源完整性的前提下達到高頻率需求,電氣和物理簽核收斂必須足夠精確。

       

      因此,在過去幾年里,從Genus綜合解決方案提供的RTL綜合平臺,到面向先進節點設計的Innovus設計實現平臺,再到流程下游的電氣簽核技術(包括Tempus時序簽核解決方案的靜態時序分析功能、面向電源IR壓降簽核的Voltus IC定制化電源完整性解決方案)和Pegasus驗證系統,Cadence對由設計實現和簽核技術組成的數字全流程進行了全面的重新開發,以應對先進節點設計帶來的挑戰。目前,Cadence數字全流程在所有先進FinFET節點被廣泛采納,7nm及以下節點已成功流片200+。


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